چکیده
یک ساختار جدید برای مبدل های آنالوگ به دیجیتال رجیستر تقریب متوالی (SAR ADC) با استفاده از الگوریتم جستجوی غیر دودویی تعمیم یافته، برای کاهش پیچیدگی و مصرف توان مدار دیجیتال، پیشنهاد شده است. ساختار پیشنهادی، بر مبنای DAC آرایه خازنی دو بخشی با یک منطق کلیدزنی ساده در مقایسه با ساختار SAR ADC غیر دودویی متداول است. یک SAR ADC 10 بیتی MS/s 50 بر مبنای ساختار پیشنهادی در یک فن آوری CMOS μm 0/18 است. نتایج شبیه سازی نشان می دهند که در یک ولتاژ تغذیه V 1/2، SAR ADC به یک نسبت سیگنال به نویز و اعوجاج بالای dB 59/5 و یک مصرف توان mW 1/3 دست می یابد که منجر به یک معیار شایستگی 33 fJ بر گام می شود.
1-مقدمه
در سال های اخیر، مبدل های آنالوگ به دیجیتال (ADC) رجیستر تقریب متوالی (SAR)، نشان داده اند که برای پیاده سازی دقت های متوسط 8-10 بیت و نرخ های نمونه برداری بالای ده ها MS/s با بازده توان عالی، امیدوار کننده هستند [1-5]. در SAR ADC، وقتی نرخ نمونه برداری افزایش می یابد، تنظیم زمان نشست، برای پایدار شدن DAC خازنی، ناکافی می شود. به جای یک جستجوی دودویی متداول، یک جستجوی غیر دودویی می تواند برای ممکن ساختن تحمل خطاهای نشست DAC غیر کامل، استفاده شود....
میتوانید از لینک ابتدای صفحه، مقاله انگلیسی را رایگان دانلود فرموده و چکیده انگلیسی و سایر بخش های مقاله را مشاهده فرمایید