عنوان ترجمه شده مقاله: طراحی فیلیپ فلاپ تریگر شده با پالس توان پایین با الگوی بهبود پالس شرطی

In this paper, a novel low-power pulse-triggered flip-flop (FF) design is presented. First, the pulse generation control logic, an and function, is removed from the critical path to facilitate a faster discharge operation. A simple two-transistor and gate design is used to reduce the circuit complexity. Second, a conditional pulse-enhancement technique is devised to speed up the discharge along the critical path only when needed. As a result, transistor sizes in delay inverter and pulse-generation circuit can be reduced for power saving. Various postlayout simulation results based on UMC CMOS 90-nm technology reveal that the proposed design features the best power-delay-product performance in seven FF designs under comparison. Its maximum power saving against rival designs is up to 38.4%. Compared with the conventional transmission gate-based FF design, the average leakage power consumption is also reduced by a factor of 3.52

چکیده

در این مقاله، یک الگوی جدید طراحی فیلیپ فلاپ (FF) تریگر شده با پالس توان پایین ارائه شده است. ابتدا، منطق کنترلی تولید پالس، که یک تابع AND است، از مسیر حساس حذف شده است تا فرآیند دشارژ را ساده تر و سریع تر کند. یک الگوی گیت AND دو ترانزیستوری ساده به منظور کاهش پیچیدگی مدار به کار رفته است. در مرحله دوم، یک روش بهبود پالس شرطی به کار رفته است تا فرآیند دشارژ را در مسیر حساس تنها در موقع لزوم سرعت بخشد. در نتیجه، اندازه های ترانزیستور در معکوس کننده تأخیری و مدار تولید پالس به منظور صرفه جویی توان کاهش می یابد. نتایج شبیه سازی پس از چیدمان بر اساس فناوری UMC CMOS 90-nm نشان می دهد که طراحی پیشنهادی بهترین عملکرد را در تولید تأخیر توان در بین هفت طراحی FF ی مورد مطالعه دارا می باشد. حداکثر صرفه جویی توان در این ساختار در مقابل طراحی های دیگر، بیش از 38.4% است. در مقایسه با طراحی‌های FF انتقالی متداول مبتنی بر گیت، مصرف توان متوسط ناشی از نشت نیز به اندازه 3.52 برابر کم شده است.

1-مقدمه

فیلیپ فلاپ ها (FF ها) المان های اصلی ذخیره مورد استفاده در تمامی طراحی های مدار دیجیتال می باشند. در عمل، طراحی های دیجیتالی امروزه اغلب از روش های pipelining ی فشرده استفاده کرده و نیز از ماژول های FF ی با ارزش متعددی استفاده می کنند. همچنین تخمین زده شده است که مصرف توان سیستم های کلاک، که دربرگیرنده شبکه های توزیع کلاک و المان های ذخیره سازی هستند، به بیش از 20% تا 40% توان کل سیستم برسد...