Abstract
Full adder is one of the most important digital components for which many improvements have been made to improve its architecture. In this paper, we present two new symmetric designs for Low-Power full adder cells featuring GDI (Gate-Diffusion Input) structure and hybrid CMOS logic style. The main design objectives for these adder modules are not only providing Low-Power dissipation and high speed but also full-voltage swing
In the first design, hybrid logic style is employed. The hybrid logic style utilizes different logic styles in order to create new full adders with desired performance. This provides the designer with a higher degree of design freedom to target a wide range of applications, hence reducing design efforts. The second design is based on a different new approach which eliminates the need of XOR/XNOR gates for designing full adder cell and also by utilizing GDI (Gate-Diffusion-Input) technique in its structure, it provides Ultra Low-Power and high speed digital component as well as a full voltage swing circuit
Many of the previously reported adders in literature suffered from the problems of low-swing and high noise when operated at low supply voltages. These two new designs successfully operate at low voltages with tremendous signal integrity and driving capability. In order to evaluate the performance of the two new full adders in a real environment, we incorporated two 16-bit ripple carry adders (RCA). The studied circuits are optimized for energy efficiency at 0.13 µm and 90 nm PD SOI CMOS process technology. The comparison between these two novel circuits with standard full adder cells shows excessive improvement in terms of Power, Area, Delay and Power-Delay-Product-PDP
چکیده
تمام جمع کننده یکی از مهمترین اجزای رقمی است که تلاشهای بسیاری برای بهبود آن صورت گرفته است. در این مقاله دو طراحی متقارن جدید برای سلولهای تمام جمع کننده با توان پائین ارائه شده است که در آنها ساختار GDI و سبک منطق ترکیبی CMOS مورد تاکید قرار گرفته است .
هدف اصلی از طراحی ماژول های جمع کننده در این تحقیق، علاوه بر ایجاد امکان کاهش اتلاف توان وافزایش سرعت ،نوسان کامل ولتاژ نیز بوده است .
در طراحی اول سبک منطق ترکیبی مورد استفاده قرار گرفت .این سبک از سبک های منطق متفاوتی برای ایجاد تمام جمع کننده های جدید با کارآیی دلخواه استفاده می کند . با این کار ،طراحی می تواند برای تعداد گسترده ای از کاربردها ،توسط طراح انجام شده ودر نتیجه میزان طراحی کاهش یابد . طراحی دوم برمبنای یک رویکرد جدید متفاوت است که نیاز به گیت های XOR/XNOR برای طراحی سلول تمام جمع کننده را حذف می کند . همچنین با بکارگیری تکنیک GDI در ساختار آن ،اجزایی رقمی با سرعت بالا و توان بسیار پائین به همراه مدار نوسان کامل ولتاژ ایجاد می شود .
بسیاری از جمع کننده های موجود ،مشکل نوسان پائین و نویز بالا را هنگامیکه در ولتاژ تغذیه پائین کار می کنند،دارند. طراحی های جدید، ذکرشده در بالا ، با موفقیت در ولتاژهای پائین با قابلیت هدایت و تمامیت سیگنال فوق العاده عمل می کنند . برای ارزیابی کارآیی تمام جمع کننده های جدید در محیط واقعی ،ما از دو تمام جمع کننده 16 بیتی با بیت نقلی پله ای ،RCA ، استفاده کردیم .مدارات بررسی شده از نظر کارآیی انرژی ، بوسیله تکنولوژی فرآیند PD SOI CMOS در 90nm , 0.13µm بهینه شدند. مقایسه این دومدار جدید با استاندارد سلولهای تمام جمع کننده ،نشان داد که بهبودهای بسیاری از نظرتوان،تاخیر، سطح و حاصلضرب تاخیر - توان (PDP) حاصل شده است.
1-مقدمه
جمع ، یک عملیات بسیار پایه در حساب است .تفریق،ضرب ،تقسیم و محاسبه آدرس ، تعدادی از عملکردهای شناخته شده ای هستند که بر مبنای جمع انجام می شوند .این عملیات بطور گسترده ای در بسیاری از کاربردهای VLSI مورد استفاده قرار می گیرند .بدلیل اینکه سلول تمام جمع کننده،بلاک ساختاری جمع دودویی است ،بهبود کارآیی جمع کننده یک بیتی، یک هدف مهم بوده و توجه بسیاری به آن شده است .تنوع گسترده ای از تمام جمع کننده ها با استفاده ازسبک ها و تکنولوژی های منطقی متفاوت تاکنون در متون تحقیقی [1-5] گزارش شده است . هدف اکثر تحقیقات انجام شده، کاهش مصرف توان وافزایش سرعت بوده است.کارآیی جمع کننده ها بطورکلی روی سیستم حسابی تاثیر می گذارد. دو روش برای بهبود کارآیی جمع کننده ها در متون علمی ارائه شده است .روش اول رویکرد دیدگاه سیستمی است که بلندترین مسیر بحرانی را در جمع کننده های پله ای پیدا کرده و سپس مسیر را برای کاهش تاخیرکلی مسیر بحرانی،کوتاه می نماید. در اغلب حالات ،بلندترین مسیر سیگنال در انتشار سیگنالهای رقم نقلی خروجی برای تولید سیگنال رقم خروجی مربوط به با ارزش ترین بیت ،ایجاد می شود .رویکرد دیگر، دیدگاه طراحی مدار در سطح ترانزیستور است . در این رویکرد، طراحی هسته تمام جمع کننده با کارایی بالا برمبنای مهارت های طراحی در سطح ترانزیستور ،صورت می گیرد.در سطح مدار، برای جلوگیری از کاهش سیگنال خروجی ،مصرف حداقل توان ،تاخیر کمتر در مسیر بحرانی و قابلیت اطمینان حتی در ولتاژ تغذیه پائین همگام با تراز در سطح نانومتر، یک طراحی بهینه مورد نیاز است .قابلیت هدایت مناسب در شرایط کاری متفاوت و خروجی متعادل شده برای جلوگیری از عیب توان (glitche) نیز یک نکته مهم است . از آنجا که سلولهای تمام جمع کننده به تعداد زیادی تکرار می شوند ،نظم طرح و پیچیدگی اتصالات نیز دارای اهمیت است . با کوچک کردن اندازه دستگاههای MOSFET در سطح نانومتر،ولتاژ تغذیه نیز باید برای جلوگیری از اثر حامل های گرما روی مدارهای CMOS ،کوچک شوند . برای افزایش سرعت مدارات CMOS،ولتاژآستانه باید کاهش یابد . با این حال کوچک کردن ولتاژ آستانه منجر به افزایش جریان استراحت یا جریان سکون می شود …