For network-on-chip (NoC) designs, optimizing buffers is an essential task since buffers are a major source of cost and power consumption. This paper proposes flow regulation and has defined a regulation spectrum as a means for system-on-chip architects to control delay and backlog bounds. The regulation is performed per flow for its peak rate and burstiness. However, many flows may have conflicting regulation requirements due to interferences with each other. Based on the regulation spectrum, this paper optimizes the regulation parameters aiming for buffer optimization. Three timing-constrained buffer optimization problems are formulated, namely, buffer size minimization, buffer variance minimization, and multiobjective optimization, which has both buffer size and variance as minimization objectives. Minimizing buffer variance is also important because it affects the modularity of routers and network interfaces. A realistic case study exhibits 62.8% reduction of total buffers, 84.3% reduction of total latency, and 94.4% reduction on the sum of variances of buffers. Likewise, the experimental results demonstrate similar improvements in the case of synthetic traffic patterns. The optimization algorithm has low run-time complexity, enabling quick exploration of large design spaces. This paper concludes that optimal flow regulation can be a highly valuable instrument for buffer optimization in NoC designs

چکیده

در طراحی‌های شبکه روی تراشه(NoC) ، بهینه‌سازی بافر را می‌توان یکی از وظایف ضروری در این حوزه دانست، چراکه بافر یکی از منابع بزرگ مصرف کننده­ی هزینه و انرژی می‌باشد. در این مقاله قصد داریم یک روش تنظیم جریان را به همراه تعریف طیف تنظیم به‌عنوان ابزارهایی برای معماران شبکه روی تراششه ارائه دهیم تا بتوانند تأخیر و جمع محدود را در این شبکه­ها کنترل سازند. پروسه‌ی تنظیم به ازای هر جریان و برای نرخ اوج آن و میزان افزایش و کاهش جریان صورت می‌گیرد. اگرچه بسیاری از این جریان‌ها ممکن است به دلیل مداخلاتی که با همدیگر دارند، دارای نیازمندی‌های تنظیم متضادی نسبت به هم باشند. بر مبنای طیف تنظیم، در این مقاله قصد داریم پارامترهای تنظیم را بهینه کرده تا بتوانیم به هدف بهینه‌سازی بافر برسیم. مسائل بهینه‌سازی بافر محدود به زمان‌بندی-که کمینه‌سازی اندازه‌ی بافر، کمینه‌سازی واریانس بافر و بهینه‌سازی چند هدفی نام دارد- را فرموله سازی می‌کنیم. کمینه‌سازی واریانس بافر بسیار اهمیت دارد، چراکه بر روی ماژولار بودن روتر ها(مسیریاب ها) و واسط‌های شبکه تأثیر دارد. در یک مطالعه‌ی موردی واقعی، یک کاهش 62.8% از بافرهای کل، کاهش 84.3% تأخیر کلی و کاهش 94.4% جمع واریانس‌های بافرها به‌دست‌آمده است. به‌طور دیگر، نتایج آزمایشی نشان داده است که بهبودی‌های مناسبی در خصوص الگوهای ترافیک ترکیبی به‌دست‌آمده است. الگوریتم بهینه‌سازی دارای پیچیدگی زمانی کمی بوده و اجازه‌ی بهره‌برداری سریع از فضاهای طراحی بزرگ را در اختیار ما قرار می‌دهد. در این مقاله بدین نتیجه خواهیم رسید که تنظیم جریان بهینه‌سازی می‌تواند ابزاری بسیار باارزش برای بهینه‌سازی بافر در طراحی‌های NoC باشد.

پیشرفت تکنولوژی باعث افزایش سطح ادغام مالکیت معنوی (IP) و مسئله‌ی مقیاس‌پذیری برای معماری‌های ارتباطی در سیستم‌های ادغام بزرگ‌مقیاس گردیده است. ازآنجایی‌که گذرگاه‌های مرسوم نمی‌توانند مقیاس‌پذیری خوبی با پلت فرم‌های سیستم روی تراشه(SoC) داشته باشند، در این خصوص باید از یک معماری مبتنی بر گذرگاه برای شبکه‌های روی تراشه (NoC) استفاده کرد[1]. دستاوردهای فعلی در ادغام هسته‌های پردازشی بیشتر بر روی یک تراشه به ما اجازه‌ی بکار گیری این سیستم‌هایی با هسته‌های زیاد را به‌عنوان سرورهای چندرسانه‌ای بلادرنگ می‌دهد. بنابراین، ضروری است تا کیفیت سرویس(QoS) را در این سیستم‌هایی که در سرورهای اینترنت موجود می‌باشند فراهم کرد. IP ها برای یک SoC عموماٌ با استفاده از واسط استاندارد و به‌صورت همزمان توسعه پیدا می‌کنند، مانند واسط توسعه‌پذیر استاندارد یا پروتکل هسته باز. علیرغم این واسط‌های استاندارد، ادغام IP ها در داخل زیر ساختار SoC می‌تواند چالش‌هایی را به همراه داشته باشد...