This paper relates the potential energy savings to the energy profile of a circuit. These savings are obtained by using gate sizing and supply voltage optimization to minimize energy consumption subject to a delay constraint. The sensitivity of energy to delay is derived from a linear delay model extended to multiple supplies. The optimizations are applied to a range of examples that span typical circuit topologies including inverter chains, SRAM decoders and adders. At a delay of 20% larger than the minimum, energy savings of 40% to 70% are possible, indicating that achieving peak performance is expensive in terms of energy

چکیده

این مقاله به پتانسیل صرفه جویی انرژی در پروفیل انرژی مدار اختصاص دارد. این صرفه جویی با کاهش اندازه گیت و نیز بهینه سازی ولتاژ تغذیه به منظور به حداقل رساندن مصرف انرژی تحت قید تأخیر، حاصل می گردد. حساسیت انرژی به تأخیر با استفاده از یک مدل خطی برای تأخیر که به ازای ولتاژهای تغذیه مختلف تعمیم یافته است، به دست می آید. بهینه سازی ها بر روی نمونه های مختلفی اعمال شده است که فناوری های مداری گوناگون را شامل می شود از جمله زنجیره های اینورتری، دیکدرهای SRAM و جمع کننده ها. به ازای تأخیر 20% بیشتر از مقدار مینیمم، صرفه جویی انرژی به اندازه 40% تا 70% امکان پذیر خواهد بود، که بیانگر این است که دستیابی به عملکرد مطلوب مستلزم صرف انرژی زیادی است.

1-مقدمه

سیستم های دیجیتالی کارآمد از نظر انرژی در عمل یا به گونه ای طراحی می شوند که مصرف انرژی در آنها تحت عملکرد مشخص به حداقل برسد و یا اینکه حجم محاسبات سیستم تحت انرژی معین، به حداکثر برسد. هر دوی این اهداف بهینه سازی را در صورتی می توان به واقعیت تبدیل کرد که مصالحه بین میزان انرژی و تأخیر مشخص باشد، در این صورت می توان کمترین انرژی را به ازای سطح مشخصی از عملکرد سیستم تعیین نمود. در ادامه نیز می توان اصلاحاتی را در سطح سیستمی انجام داد تا ساختار بهینه انتخاب گردد، و این کار در اصل با انتخاب میزان تشابه حاصل می گردد و هدف آن نیز دستیابی به خروجی مورد نظر با صرف کمترین انرژی است...