3D multiple-stacked IC has been proposed to support energy efficiency for data center operations as DRAM scaling improves annually. A 3D multiple-stacked IC is a single package containing multiple dies, stacked together, using Through-Silicon Via (TSV) technology. Despite the advantages of 3D design, fault occurrence rate increases with feature size reduction of logic devices, which gets worse for 3D stacked designs. TSV coupling is one of the main reliability issues for 3D multiple-stacked IC data TSVs. It has large disruptive effects on signal integrity and transmission delay. In this paper, we first characterize the inductance parasitics in contemporary TSVs, then we analyze and present a classification for inductive coupling cases. Next we devise a coding algorithm to mitigate the TSV-to-TSV inductive coupling. The coding method controls the current flow direction in TSVs by adjusting the data bit streams at run-time to minimize the inductive coupling effects. After performing formal analyses on the efficiency scalability of devised algorithm, an enhanced approach supporting larger bus sizes is proposed. Our experimental results show that the proposed coding algorithm yields significant improvements while its hardware-implemented encoder results tangible latency, power consumption, and area

چکیده

IC چند پشته ای سه بعدی برای پشتیبانی از بهره وری انرژی و عملیات مرکزی داده ها پیشنهاد شده است که مقیاس بندی DRAMسالیانه بهبود می یابد. IC چندپشته ای سه بعدی یک بسته ی منحصر به فرد حاوی قالب های متعدد است که در کنار هم انباشته شده اند و فناوری سیلیکونی (TSV) را مورد استفاده قرار می دهند.با وجود مزایای طرح سه بعدی، نرخ رخداد خطا با کاهش اندازه ی دستگاههای منطقی، افزایش می یابد و برای طراحی های پشته ای سه بعدی، بدتر هم می شود. تزویج TSV یکی از مسائل قابلیت اطمینان اصلی برای TSV های داده ی IC چند پشته ای سه بعدی است. آن اثرات مخرب زیادی روی یکپارچگی سیگنال و تأخیر انتقال دارد. در این مقاله ما ابتدا پارازیت های اندوکتانس در TSV های امروزی را مشخص می کنیم و سپس یک طبقه بندی از تزویج های اندوکتانس ارائه می دهیم. سپس از الگوریتم کدنویسی استفاده می کنیم تا تزویج اندوکتانس TSV به TSV را سبک تر کنیم. روش کدینگ، جهت جریان در TSV را با تنظیم جریان بیت داده در زمان اجرا کنترل می کند تا اثرات تزویج اندوکتانس را به حداقل برساند. پس از انجام تحلیل های مناسب در مقیاس پذیری کارایی الگوریتم ارائه شده، یک روش ارتقا یافته از سایز بافر بیشتر پشتیبانی می کند. نتایج تجربی ما نشان می دهند که الگوریتم کدنویسی پیشنهادی، باعث پیشرفت های قابل توجهی می شود در حالیکه رمزگذار سخت افزاری آن باعث تأخیر و مصرف برق و ناحیه می شود.

1-مقدمه

انتظار می رود که سیستم های مقیاس EXA تا سال 2020 در حدود یک میلیارد عنصر پردازشی داشته باشند [1], [2]. طراحی هایIC سه بعدی  به عنوان راه حل مناسبی برای ادغام هسته های بیشتر روی تراشه در نظر گرفته شده اند و در عین حال منطقه یfootprint کوچکترو عملکرد زمان بندی بهتری نسبت به معماری دو بعدی ارائه می دهند [3]. پشته گذاری تراشه flip و اتصال سیمی در سال های اخیر راههای برای تولید نیمه هادی های جریان اصلی ارائه کرده است اما تا کنون برای نسل جدید مجتمع سازی  های سه بعدی در نظر گرفته نشده اند [4]...