In this paper, we present a test generation framework for quantum cellular automata (QCA) circuits. QCA is a nanotechnology that has attracted recent significant attention and shows promise as a viable future technology. This work is motivated by the fact that the stuck-at fault test set of a circuit is not guaranteed to detect all defects that can occur in its QCA implementation. We show how to generate additional test vectors to supplement the stuck-at fault test set to guarantee that all simulated defects in the QCA gates get detected. Since nanotechnologies will be dominated by interconnects, we also target bridging faults on QCA interconnects. The efficacy of our framework is established through its application to QCA implementations of MCNC and ISCAS'85 benchmarks that use majority gates as primitives

چکیده

در این مقاله، به ارائه‌ی یک چارچوب ایجاد تست برای مدارهای آتوماتای سلولی کوانتومی (QCA) خواهیم پرداخت. QCA را می‌توان یک نانو فناوری در نظر گرفت که اخیراً مورد توجه زیادی قرار گرفته و توانسته است خود را به عنوان یک فناوری با ارزش نسل آینده مطرح نماید. با توجه به این اصل که مجموعه های تست تشخیصِ خطاهای منطقی نمی توانند تشخیص همه معایبی که در پیاده سازی های QCA  رخ می ­دهد را تضمین نمایند، بر آن شدیم تا این مطالعه را انجام دهیم. چگونگی ساخت بردارهای تست اضافی را به عنوان مکملی برای مجموعه تست های تشخیص خطای منطقی ارائه خواهیم داد تا بتوان همه‌ی معایب شبیه سازی شده در گیت های QCA را تشخیص داد. با توجه به اینکه فناوری های نانو جای خود را در اتصالات متقابل باز کرده اند، قصد داریم تا خطاهای پل زنی در اتصالات QCA را نیز مورد هدف قرار دهیم  و آنها را نیز تشخیص دهیم. اثر بخشی چارچوب پیشنهادی مان را از طریق بکار گیری آن در بنچ مارک های MCNC و ISCAS’85 که به وسیله QCA پیاده سازی شده و در آن از گیت های اکثریت استفاده گردیده است اثبات خواهیم کرد.

1-مقدمه

برای بیش از دو دهه است که فناوری بزرگ مقیاس CMOS توانسته است مقیاس بندی در بعد مورد نیاز را برای پیاده سازی سیستم های VLSI کم مصرف، پر سرعت و متراکم فراهم سازد. البته یک چنین مقیاس پذیری با مشکلات متعددی همراه بوده است. از جمله این مسائل می توان به نشت بالای جریان، سطوح بالای تراکم توان و هزینه های بالای لیتوگرافی (فرآیند ساخت بردهای مدارهای الکترونیکی) اشاره کرد. پیش بینی شده است که این مسائل منجر به پایان عمر تحول CMOS در طی 10 تا 15 سال آینده گردد [1]...