This paper presents a new ADC architecture called partially active flash ADC. A 10 GS/s 6 b four-way time-interleaved ADC prototype in 65 nm CMOS demonstrated that this new ADC architecture offers better power efficiency than traditional ADC architectures in the ≥10 GS/s speed range. Various considerations towards high-speed ADC designs are discussed including a proposed source-follower based boot-strap track-and-hold circuit to reduce input kickback and improve the ADC bandwidth. Also discussed is the generation and skew calibration of the four-phase clocks for the interleaved channels to improve the ADC effective resolution at high input frequencies. By deriving the four-phase clocks from a Nyquist frequency input clock through pass gates, accurate timing skew calibration is achieved through a simple duty-cycle correction. Measured SNDR is 34.3 dB at low input frequencies and 32.0 dB at the Nyquist input frequency. The ADC including the input clock buffer consumes 83 mW with a FOM of 197 fJ/cs

چکیده

این مقاله یک معماری جدید از ADC به نام ADC فلش نیمه فعال ارائه می­ کند. یک نمونه ADC چهار طرفه جا داده شده در زمان 10 GS/s 6 b در 65 نانومتر CMOS نشان داد که این معماری ADC جدید، راندمان توان بهتری نسبت به معماری های مرسوم ADC در محدوده سرعت≥10 GS/s ارائه می دهد. ملاحظات مختلفی نسبت به طرح های ADC با سرعت بالا از جمله یک مدار پیشنهادی دنبال کردن و نگه داشتن خود راه انداز مبتنی بر سورس فالوئر برای کاهش پس زدن ورودی و بهبود پهنای باند ADC مورد بحث قرار گرفته است. همچنین در مورد تولید و کالیبراسیون انحراف کلاک های چهار فازی برای کانال های لایه ای برای بهبود رزولوشن موثر ADC در فرکانس های بالا بحث شده است. با استخراج کلاک های چهار فازی از یک کلاک ورودی با فرکانس نایکوئیست از طریق گیت های عبور، کالیبراسیون دقیق انحراف زمانبندی  از طریق یک اصلاح ساده چرخه کار به دست می آید. SNDR اندازه گیری شده برابر 34.3 دسی بل در فرکانس های پایین و 32.0 دسی بل در فرکانس ورودی نایکوئیست می باشد. ADC شامل بافر کلاک ورودی، 83 میلی وات با یک FOM برابر 197 fJ/cs مصرف می کند.

1-مقدمه

مبدل های ADC عملکرد بالا با نرخ نمونه برداری بزرگتر از 10 GS/s برای سیستم های ارتباطی نسل بعدی اطلاعات با سرعت بالا به شدت مهم شده اند. یک ADC به دنبال یک پردازنده سیگنال دیجیتال در سیستم های ارتباطی سیم خط می تواند تکنیک های برابری پیچیده تر، مدولاسیون پیشرفته و روش های بهبود زمان بندی پیچیده برای بهره وری طیفی بهتر و بازیابی اطلاعات دقیق تر اعطا کند. چالش طراحی کلیدی برای این ADCها، اطمینان از رزولوشن موثر کافی در سراسر پهنای باند سیگنال ورودی است به طوری که اطلاعات حساس سیگنال دریافتی حفظ شود...