The complexity in digital circuits has increased with rapid growth in technology permeating into all areas including ALU, Memory addressing, PC updates etc. All of them depend on logical elements and Adders are logic elements that play a critical role in design and performance of different operations. Thus there exists a considerable interest in digital electronics for designing high speed and low complex adder architectures. Different adders came into existence such as Carry save Adder, Carry Look-a-head Adder, and Ripple Carry Adder, Carry Select Adder etc. Carry Select adder uses multiple pairs of Ripple Carry Adder. Using Carry Select Adder (CSLA) the carry propagation delay can be reduced to a certain extent. The carry is selected in this case and the architecture is modified. CSLA is a way to improve the speed by duplicating Ripple Carry Adder (RCA), due to the fact that the carry can only be either 0 or 1. This method is based on the Conditional Sum Adder and extended to a Carry-Select Adder. CSLA uses multiple pairs of RCA with each computing the case of the one polarity of the carry-in, and the sum is obtained with a 2-1 multiplexer with the carry-in as the select signal. Parallel Prefix Adders (PPA) are used to reduce the delay caused due to carry propagation. They use carry trees wherein the delay will be in the order of log2N for an N-bit width adder. This study opted for the Ling algorithm among the many phenomenon developed on Kogge-Stone structure. The logic is to utilize and employ the property of carry propagation and generation. Using a PPA the delay will be reduced by a percentage of up to 20% of the original delay. This study is an attempt of comparing various fast adders in 45nm CMOS technology with the support of CADENCE tools. The result analysis revealed that the proposed adder is optimal when compared with various fast adders of 16 bit

چکیده

پیچیدگی در مدارهای دیجیتال، با رشد سریع نفوذ فن آوری در تمام حوزه ها از جمله ALU، آدرس دهی حافظه، بهنگام سازی های کامپیوتری و غیره، افزایش یافته است. همه آنها، بسته به عناصر و جمع کننده های منطقی، عناصری منطقی هستند که نقشی حیاتی در طراحی و عملکرد عملکردهای مختلف، ایفا می کنند. لذا، تمایل قابل توجهی نسبت به الکترونیک دیجیتال برای طراحی ساختارهای جمع کننده سریع و با پیچیدگی پایین وجود دارد. جمع کننده های مختلفی مانند جمع کننده ذخیره حامل، جمع کننده پیش بینی حامل و جمع کننده حامل ریپل، به وجود آمده اند. با استفاده از جمع کننده انتخاب حامل (CSLA)، تأخیر انتشار حامل می تواند تا مقدار مشخصی کاهش یابد. حامل در این حالت انتخاب شده و ساختار، اصلاح می شود. CSLA، روشی برای بهبود سرعت، با دو برابر کردن جمع کننده حامل ریپل (RCA) است، زیرا حامل تنها می تواند 0 یا 1 باشد. این روش، بر مبنای جمع کننده مجموع شرطی است و به یک جمع کننده انتخاب حامل، توسعه یافته است. CSLA، از چند جفت RCA استفاده می کند که هر کدام، حالت یک قطبی حامل ورودی را محاسبه کرده و مجموع با یک مولتی پلکسر 2 به 1، با حامل ورودی به عنوان سیگنال انتخاب، بدست می آید. جمع کننده های پیشوند موازی (PPA)، برای کاهش تأخیر ناشی از انتشار حامل، استفاده شده اند. آنها از درخت های حامل استفاده می کنند که در آن، تأخیر برای یک جمع کننده عرض N بیتی، در مرتبه log2N است. این مطالعه، الگوریتم Ling را از میان بسیاری از پدیده های توسعه یافته در ساختار Kogge–Stone انتخاب کرده است. منطق این الگوریتم، استفاده و بکارگیری ویژگی انتشار و تولید حامل است. با استفاده از یک PPA، تأخیر به اندازه حداکثر % 20 تأخیر اصلی کاهش می یابد. این مطالعه، تلاشی برای مقایسه جمع کننده های سریع مختلف در فن آوری 45 nm CMOS با پشتیبانی ابزار CADENCE است. تحلیل نتیجه، نشان داده که جمع کننده پیشنهادی، در مقایسه با جمع کننده های سریع مختلف 16 بیتی، بهینه است. 

1-مقدمه

جمع دودویی، اصلی ترین و متداول ترین عملیات ریاضی به کار رفته، است. در طراحی های بیشینه، جمع کننده ها، نقشی کلیدی ایفا می کنند و سرعت عملیات به انتشار حامل از مرحله قبل به مرحله بعد، وابسته است. مجموعه مرحله فعلی، تا وقتی که ورودی، انتظارهای مجموع را دریافت کند، به حامل مرحله قبل وابسته است. جزئیات اولیه از جمع کننده های سریع مختلف، در بخش الف داده شده اند...